PLL (ФАПЧ)

Продукты / СФ блоки / аналоговые /

MALT-64G-ADC

MALT-PLL

IP-блок предназначен для синхронизации высокоскоростной передачи данных и формирует четыре выходных тактовых сигнала, каждый из которых сдвинут по фазе на 90° относительно соседнего (0°, 90°, 180°, 270°). Генератор, управляемый напряжением (VCO), в составе блока работает в диапазоне частот от 933 МГц до 1600 МГц. IP-блок чувствителен к помехам от источника питания. ФАПЧ предполагает, что входной сигнал является однополярным с амплитудой уровня CMOS и, следовательно, не может быть подключен непосредственно к кварцевому генератору. Кроме того, поскольку ФАПЧ не предполагает прямого подключения, в него не встроены устройства защиты от электростатического разряда, поэтому пользователь должен установить их самостоятельно, даже если опорным сигналом является обычный CMOS-сигнал. Каждый раз, когда изменяется конфигурация входного делителя или делителя контура обратной связи, следует производить сброс таймера блокировки. Решение ориентировано на применение в процессорах, радиопередатчиках и приемниках с целью настройки, модуляции и демодуляции, обеспечения синхронной передачи данных.

IP-блок проверен "в кремнии".

Технические характеристики

Тип СФ-блока:

Физический (Hard IP)

 

Частота выходного сигнала:

933-1600 МГц

 

Частота опорного сигнала:

100 МГц

 

Коэффициент деления:

1-64

Время захвата:

10 (макс.) мкс

 

Коэффициент заполнения:

46-51 %

 

Абсолютное значение джиттера:

18 пс (1600 МГц)

22 пс (933 МГц)

 

 Потребляемая мощность:

2.2 мВт

 

Условия поставки:

Готов к поставке

Напряжение питания:

0,9 В

 

Напряжение стабилизатора:

1,8 В

 

Площадь:

0,0086 мм²

 

Проектные нормы (технологический процесс):

28 нм

Данный продукт поставляется в соответствии с условиями лицензирования IP-блоков Malt System. Характеристики основаны на результатах посттопологического моделирования и могут быть изменены на этапе финальной реализации.

Область применения

• Преобразование низкочастотного опорного сигнала в высокочастотный для работы процессоров, ядер микроконтроллеров, шин данных и скоростной логики.

• В системах-на-кристалле для синхронизации фаз и частот сигналов.

• Обеспечение сверхнизкого джиттера выборки для АЦП и ЦАП.

• Выделение опорной частоты из радиоэфира, содержащего фазовые шумы и задержки, для приема узкополосных цифровых сигналов.

Для подбора блоков под конкретные задачи, уточнения стоимости или разработки на заказ свяжитесь с нами