Разработана и протестирована новая версия "умного" контроллера памяти. Теперь контроллер поддерживает блочные передачи данных – механизм, позволяющий копировать данные из одной области памяти в другую без участия процессорных ядер, обычно называется DMA. Использование данного механизма позволяет в несколько раз увеличить производительность в задачах с интенсивным обменом данными. В новом контроллере реализован базовый набор "настоящих" атомарных операций, например поддерживается атомарный инкремент.

Некоторое время назад мы завершили разработку 49-ядерного прототипа нашего процессора в ПЛИС и намерены двигаться дальше. В наших ближайших планах - увеличение количества ядер до 200 и выпуск новой модификации контролера памяти с поддержкой DMA и атомарных инкрементов.

Мы долго думали, как назвать нашу архитектуру. В итоге, после длительных размышлений, родился вот такой вариант: MALT - Manycore Architecture with Lightweight Threads, что в переводе означает "многоядерная архитектура с поддержкой легких потоков". Такое название должно достаточно точно отражать суть проекта. С одной стороны, в этом названии нашли свое отражение идеи из работ Питера Кегге по легким потокам, которые когда-то вдохновили нас. С другой стороны, само понятие manycore, означающее системы, имеющие огромное количество вычислительных ядер (от десятков до сотен или тысяч), в противоположность термину multicore, обычно применяемому к центральным процессорам, содержащим от нескольких до десятка ядер общего назначения на одном кристалле.

Важная веха в истории развития проекта. На это ушел год. На ПЛИС Xilinx Virtex6 реализован многопотоковый процессор, содержащий 49 RISC ядер. Полностью переработанная со времен 10-ядерного прототипа архитектура теперь обеспечивает возможность эффективной загрузки десятков и сотен простых вычислительных ядер без конфликтов и чрезмерных накладных расходов. Проект вырос и стал многочастотным. Частота работы процессорных RISC ядер - 100 МГц, частота внутренней пакетной шины - 200 МГц. Внешняя память - 125 МГц 16 MB ZBT SRAM. Система реализована на платформе Rosta RSP-527 с двумя ПЛИС Xilinx Virtex 6 с интерфейсом PCI-Express Gen 2.

Завершена разработка простой пакетной шины (Simple Packet Bus - SPBUS), которая позволяет обеспечить взаимодействие сотен различных устройств внутри кристалла. Шина SPBUS полностью написана на VHDL без использования закрытых лицензируемых IP блоков. Разработанная шина является исключительно компактной с точки зрения использования аппаратных ресурсов ПЛИС или СБИС, при этом обеспечивает задержки при передаче данных менее 50 тактов.

На разрабатываемой платформе добавлена поддержка php. На данный момент официально ОС Minix3 поддерживается только на x86-совместимых процессорах, версии данной ОС для других архитектур встречаются очень редко и носят экспериментальный характер. Поэтому без ложной скромности можем сказать, что это первый PHP-скрипт на Minix, запущенный на не x86-платформе.

Мы портировали на нашу процессорную систему ОС Minix3 и её основные сервисы. С переходом на Minix помимо многозадачности у нас появилась возможность работать с файловой системой и сетевыми интерфейсами. Кроме того, теперь у нас есть полноценная стандартная библиотека языка С (ранее использовалась её сокращённая версия).

Наконец-то! Нами собран и отлажен в ПЛИС первый 10-ядерный процессор.