Начато проектирование процессора MALT-Cv2. Спроектирована первая версия процессорного элемента (ПЭ), архитектура которого является развитием архитектуры Леопард. Проведено тестирование и замер энергопотребления на целевых алгоритмах с учётом временных задержек в САПР Cadence на частоте 1 ГГц для техпроцесса TSMC HPC+ 28 nm.
Завершено проектирование front-end процессора архитектуры MALT-Cv1 для изготовления СБИС в технологическом базисе 28 нм HPC+ компании TSMC (Тайвань). Данный базис предназначен для проектирования высокопроизводительных интегральных схем (high-performance computing, HPC). Разработанный процессор принадлежит к семейству MALT-C, содержит 9 RISC ядер общего назначения и 96 SIMD процессорных элементов. Оценочная площадь кристалла 12 мм2, энергопотребление 1,2 Вт на частоте 0,8 ГГц. Ориентировочная дата поступления образцов: январь 2018 года.
Выпущена первая версия комплекта инструментальных средств для разработки и отладки программного обеспечения для процессоров MALT. Инструментальные средства включают эмулятор, отладчик и профайлер. Эмулятор позволяет запускать и отлаживать программы для MALT на компьютерах общего назначения под управлением Unix-like операционных систем. Эмулятор и встроенные в него отладчик GDB и профайлер значительно упрощают разработку и перенос программ на систему MALT, а также дают возможность оценить эффективность реализации алгоритмов на MALT без их запуска на реальном "железе".
Разработан компилятор подмножества языка Си, который генерирует оптимизированный код для архитектуры программируемого ускорителя. На целевых задачах производительность сформированного компилятором кода составляет 80% от производительности кода, реализованного программистом на языке ассемблера! Компилятор разрабатывался с использованием набора проблемно-ориентированных языков (DSL) для быстрого создания трансляторов. Данный набор DSL позволяет в компактной и читаемой форме описывать основные фазы трансляции. В частности, используются Пролог-подобные описания правил преобразования программ и комбинаторный подход к построению стратегий обхода графов промежуточного представления.
Начата разработка цифровой схемотехники (netlist) для процессора MALT-Cv1 по техпроцессу фабрики TSMC 28 nm HPC+ (high-performance computing - высокопроизводительные вычисления). Планируемая площадь кристалла - 12 мм2. Данная площадь кристалла является экономическим оптимумом для выпуска пилотной партии в рамках MPW (Multi-Project Wafer). Оценочное энергопотребление на целевой задаче составит примерно 1 Вт, что позволяет достичь значительно более высокой энергоэффективности вычислений, чем на современных центральных процессорах (CPU) и графических процессорах (GPU). Для достижения высоких показателей энергоэффективности дизайна настроен автоматизированный маршрут проектирования СБИС посредством САПР Cadence Genus synthesys solution и Cadence Incisive Enterprise Simulator, позволяющий вскоре после правок RTL получать оценки энергетики на реальной переключательной активности триггеров.
Собран 96-ядерный прототип MALT со смешанной архитектурой на ПЛИС Xilinx Virtex7. В состав прототипа вошли 3 RISC-ядра общего назначения и 96 SIMD-процессорных элементов. В качестве внешней памяти в прототипе используется 512 кБайт BRAM для обеспечения минимальной латентности доступа. Частота функционирования RISC-ядер общего назначения - 100 МГц, SIMD-процессорных элементов - 80 МГц, внутрикристальной шины - 150 МГц. Таким образом, можно уверенно говорить о том, что "в кремнии" такой дизайн сможет функционировать на частотах порядка 1 ГГц.
Разработан ассемблер, поддерживающий алгебраический синтаксис, сходный с используемым в языке Си. При этом программа, реализованная на языке ассемблера программируемого ускорителя, является также корректной программой на языке Си. Данный полезный побочный эффект использования алгебраической нотации позволил осуществить с высокой производительностью системное моделирование работы программ для программируемого ускорителя с помощью обычного компилятора языка Си. Разработан эмулятор, код которого генерируется автоматически на основе декларативного описания основных параметров архитектуры программируемого ускорителя.
Команда проекта MALT растет. Мы переехали в новую лабораторию. Новые компьютеры, современный интерьер, кофемашина, в общем все, что нужно для плодотворной работы. В команде появляются новые разработчики: специалисты по VHDL и системному программированию. Нас уже двенадцать! И это только сотрудники, работающие на полную ставку, не считая совместителей и наших коллег, работающих удаленно и/или сдельно. Текущий уровень инвестиций позволяет нарастить темп работ и охватить более широкий круг задач. Новые специалисты позволят больше сил уделять прикладному и системному ПО, в необходимом темпе вести работы по проектированию СБИС MALT-C первого поколения.