Начато портирование архитектуры MALT на ПЛИС Xilinx Virtex7

Информация о материале

Опубликовано: 21.04.2014, 18:11

Некоторое время назад мы завершили разработку 49-ядерного прототипа нашего процессора в ПЛИС и намерены двигаться дальше. В наших ближайших планах - увеличение количества ядер до 200 и выпуск новой модификации контролера памяти с поддержкой DMA и атомарных инкрементов.

В связи с расширением проекта мы запланировали переход на новое семейство ПЛИС Xilinx – Virtex 7. Скорее всего, для прототипирования будет использоваться плата с чипом XC7V585T: 1 954 560 логических ячеек, 28 620 кбит BRAM, 3 шины PCIe Gen 2.