Запуск "Вентилятора"!
- Информация о материале
- Опубликовано: 12.02.2024, 12:00
 |
В рамках круглого стола АРПЭ мы с коллегами из области электроники и микроэлектроники обсуждали проблему создания отечественного ускорителя RTL симуляции. Последние три года мы проводили инициативные исследования и эксперименты в этой области, и, наконец, рады сообщить, что с начала 2024 года мы запустили проект по разработке отечественного аппаратного ускорителя RTL симуляции! Проект был одобрен Фондом Содействия Инновациям в рамках конкурса Развитие-Электроника.
Почему это актуально? Разработка микропроцессоров, систем на кристалле и других СБИС невозможна без этапа моделирования и отладки поведенческой модели. Особенно остро эта проблема возникает по мере увеличения размеров проекта СБИС, а также при наличии сложных периферийных интерфейсов. Обычно задача верификации решается двумя способами – моделированием RTL-кода в специализированных САПР на универсальных процессорах, обычно x86, или путем прототипирования на ПЛИС. Однако, когда разработчику нужно отладить, например, загрузку ОС, скорость моделирования в САПР оказывается недостаточной, подготовка прототипа на ПЛИС трудоемкой и негибкой. ПЛИС предоставляют очень ограниченный доступ к информации об исполняемом проекте, что значительно усложняет поиск ошибок и оценку тестового покрытия. Также, не любой RTL-код, который может быть исполнен в RTL-симуляторе, может быть синтезирован на ПЛИС. Для решения описанных проблем мы предлагаем аппаратный ускоритель моделирования и отладки цифровых интегральных схем, который совмещает в себе преимущества моделирования на ПК общего назначения и прототипирования на ПЛИС.
Ускоритель будет поддерживать схемотехнические и верификационные модели на языках VHDL, System Verilog, C++, позволит в автоматическом режиме компилировать проекты со скоростью до 50 млн. вентилей/час, обеспечит видимость сигналов и снятие временных диаграмм на скорости симуляции, будет обеспечена возможность отладки сложного ПО, например, встроенной Linux, на симулируемой интегральной схеме. Программное обеспечение ускорителя разрабатывается на базе открытых инструментов Yosys, Verilator и собственных наработок компании.
Цель на ближайший год – это разработка, изготовление и отладка опытного образца программно-аппаратного комплекса для ускорения моделирования и отладки цифровых интегральных схем размером до 100 млн. эквивалентных вентилей. К концу года мы планируем предоставить блоки программно-аппаратного комплекса на испытания первым потенциальным заказчикам!
Разрабатываемый программно-аппаратный комплекс будет интересен дизайн-центрам микроэлектроники и позволит импортозаместить младшие модели ускорителей моделирования Cadence Palladium, Mentor Veloce или Synopsys EVE, производства США. Программный-аппаратный комплекс выйдет на рынок под названием “Вентилятор” в 2025 году и будет доступен как для заказа, так и для аренды.
